ЛОГИЧЕСКИЙ РЕСИНТЕЗ КОМБИНАЦИОННЫХ СХЕМ ДЛЯ ПОВЫШЕНИЯ СБОЕУСТОЙЧИВОСТИ
Аннотация
При функционировании микроэлектронных устройств в условиях космоса необходимо учитывать внешние воздействия. Работа устройства в подобных условиях затрудняется негативным влиянием радиационного излучения на электронные компоненты схемы. Воз- действие тяжелых заряженных частиц приводит к одиночным сбоям логических элемен- тов, из-за чего логика работы устройства может быть нарушена. В связи с этим при проектировании электронных схем, которые будут использоваться в космических аппара- тах, необходимо выполнение повышенных требований к устойчивости интегральных схем (ИС) к одиночным сбоям. По мере уменьшения технологических норм проектирования ИС проблема сбоеустойчивости становится актуальной и для изделий микроэлектроники гражданского применения. Решение данной задачи обычно осуществляется методами ап- паратной защиты, к которым относятся методы помехоустойчивого кодирования, мето- ды резервирования, а также методы логической защиты. В данной статье рассматрива- ются методы оценки устойчивости ИС к одиночным сбоям в логических элементах, а также основные методы защиты схем. В работе предлагается техника ресинтеза логиче- ских комбинационных схем, использующая логические ограничения, выводимые с помощью метода резолюций, для оценки устойчивости к одиночным сбоям. В ходе ресинтеза предла- гается использовать методы логической защиты уязвимых участков схемы, что не влечет ощутимого роста занимаемой устройством площади, свойственного методам резервиро- вания и помехоустойчивого кодирования.
Список литературы
2014 IEEE international reliability physics symposium. IEEE, 2014, pp. 5F. 2.1-5F. 2.6.
2. Heath J.R. et al. A defect-tolerant computer architecture: Opportunities for nanotechnology,
Science, 1998, Vol. 280, No. 5370, pp. 1716-1721.
3. Hu Y. et al. Robust FPGA resynthesis based on fault-tolerant Boolean matching, 2008
IEEE/ACM International Conference on Computer-Aided Design. IEEE, 2008, pp. 706-713.
4. Luckenbill S. et al. RALF: Reliability analysis for logic faults–An exact algorithm and its applications,
2010 Design, Automation & Test in Europe Conference & Exhibition (Date 2010).
IEEE, 2010, pp. 783-788.
5. Han J. et al. Reliability evaluation of logic circuits using probabilistic gate models, Microelectronics
Reliability, 2011, Vol. 51, No. 2, pp. 468-476.
6. Stempkovskiy A.L., Tel'pukhov D.V., Solov'ev R.A., Tel'pukhova N.V. Issledovanie
veroyatnostnykh metodov otsenki logicheskoy uyazvimosti kombinatsionnykh skhem [Investigation
of probabilistic methods for evaluating the logical vulnerability of combinational
schemes], Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) (IF
0,034) [Problems of development of advanced micro- and nanoelectronic systems (MES) (IF
0,034)], 2016, No. 4, pp. 121-126.
7. Glebov A. et al. False-noise analysis using logic implications, IEEE/ACM International Conference
on Computer Aided Design. ICCAD 2001. IEEE/ACM Digest of Technical Papers
(Cat. No. 01CH37281). IEEE, 2001, pp. 515-521.
8. Gavrilov S.V. Metody analiza logicheskikh korrelyatsiy dlya SAPR tsifrovykh KMOP SBIS:
ucheb. posobie [Methods for analyzing logical correlations for CAD digital CMOS VLSI:
textbook], 2011.
9. Robinson J.A. A machine-oriented logic based on the resolution principle, Journal of the ACM
(JACM), 1965, Vol. 12, No. 1, pp. 23-41.
10. Lyons R.E., Vanderkulk W. The use of triple-modular redundancy to improve computer reliability,
IBM journal of research and development, 1962, Vol. 6, No. 2, pp. 200-209.
11. Kastensmidt F.L. et al. On the optimal design of triple modular redundancy logic for SRAMbased
FPGAs, Design, Automation and Test in Europe. IEEE, 2005, pp. 1290-1295.
12. Samudrala P.K., Ramos J., Katkoori S. Selective triple modular redundancy (STMR) based
single-event upset (SEU) tolerant synthesis for FPGAs, IEEE transactions on Nuclear Science,
2004, Vol. 51, No. 5, pp. 2957-2969.
13. Hamamatsu M., Tsuchiya T., Kikuno T. On the reliability of cascaded TMR systems, 2010
IEEE 16th Pacific Rim International Symposium on Dependable Computing. IEEE, 2010,
pp. 184-190.
14. Gomes I.A. C. et al. Exploring the use of approximate TMR to mask transient faults in logic
with low area overhead, Microelectronics Reliability, 2015, Vol. 55, No. 9-10, pp. 2072-2076.
15. Gurov S.I. Spektral'nyy R-kod s proverkami na chetnost' [Spectral R-code with parity checks],
Prikladnaya matematika i informatika [Applied mathematics and computer science], 2017,
pp. 91-96.
16. Stempkovskiy A.L., Tel'pukhov D.V., Zhukova T.D., Gurov S.I., Solov'ev R.A. Metody sinteza
sboeustoychivykh kombinatsionnykh KMOP skhem, obespechivayushchikh avtomaticheskoe
ispravlenie oshibok [Methods for synthesizing fault-tolerant combinational CMOS circuits that
provide automatic error correction], Izvestiya YuFU. Tekhnicheskie nauki [Izvestiya SFedU.
Engineering Sciences], 2017, No. 7 (192), pp. 197-210.
17. Gavrilov S.V., Gurov S.I., Zhukova T.D., Ryzhova D.I., Tel'pukhov D.V. Metody povysheniya
sboeustoychivosti kombinatsionnykh IMS metodami izbytochnogo kodirovaniya [Methods for
improving the fault tolerance of combinational ICS using redundant coding methods],
Prikladnaya matematika i informatika: Tr. fakul'teta Vychislitel'noy matematiki i kibernetiki
[Applied mathematics and computer science: Proceedings of the faculty of Computational mathematics
and Cybernetics]. Moscow: Izd-vo fakul'teta VMK MGU, 2016, No. 53, pp. 93-102.
18. Stempkovskiy A.L., Tel'pukhov D.V., Solov'ev R.A., Myachikov M.V., Tel'pukhova N.V.
Razrabotka tekhnologicheski nezavisimykh metrik dlya otsenki maskiruyushchikh svoystv
logicheskikh skhem [Development of technologically independent metrics for evaluating
masking properties of logic circuits], Vychislitel'nye tekhnologii [Computing technologies],
2016, Vol. 21, No. 2.
19. Tel'pukhov D.V., Solov'ev R.A., Tel'pukhova N.V., ShcHelokov A.N. Otsenka parametra
logicheskoy chuvstvitel'nosti kombinatsionnoy skhemy k odnokratnym oshibkam s
pomoshch'yu veroyatnostnykh metodov [Estimation of the logical sensitivity parameter of a
combinational scheme to single errors using probabilistic methods], Izvestiya YuFU.
Tekhnicheskie nauki [Izvestiya SFedU. Engineering Sciences], 2016, No. 7 (180), pp. 149-158.
20. Cong J., Minkovich K. LUT-based FPGA technology mapping for reliability, Proceedings of
the 47th Design Automation Conference, 2010, pp. 517-522.
